Forschungshighlights des Fraunhofer IZM-ASSID

© Fraunhofer IZM-ASSID

Security-Demonstrator mit 3D-integriertem Security-Controller mit Nah-Feld-Kommunikations- Chip (NXP). Auf der Oberseite sind die zusätzlichen neu entwickelten und validierten 3D-Teststrukturen sichtbar, welche ein erweitertes 3D-Prozessmonitoring erlauben.

3D-Prozesstechnologie für innovative System-in-Package (3D-SiP)-Anwendungen

Die Integrationsdichte elektronischer Komponenten ist ein Schlüsselelement in der Produktentwicklung. Die notwendige Reduktion der Strukturgrößen ist jedoch durch technische Grenzen und steigende Kosten limitiert. Das dreidimensionale Stacking von Chips, kombiniert mit der Prozessierung auf Waferebene, erlaubt eine funktionale Erweiterung und Erhöhung der Komplexität von elektronischen Systemen auf kleinstem Raum.

Ziel des EU-Verbundprojekts Master_3D war die Etablierung einer integrierten Plattform (Anlagen, Materialien, Prozesse) für die Realisierung dreidimensionaler innovativer System-in-Package (3D-SiP)-Lösungen. Damit wurden Methoden und Technologien für höchste Kontaktdichten, dünne Siliziumintegration sowie neue Analytik- und Testverfahren mit der Zielsetzung entwickelt, die konventionelle Aufbau- und Verbindungstechnik auf Waferebene und in die dritte Dimension zu erweitern, insbesondere unter Berücksichtigung von Zuverlässigkeit, Leistungsfähigkeit und Prozessmonitoring. Der Institutsteil IZM-ASSID hat im Projekt wesentliche Ergebnisse bei der Entwicklung und Performanceverbesserung von für die 3D-Integration technologisch wichtigen Einzelprozessen erreicht. In Zusammenarbeit mit den Industriepartnern wurden an Anwendungsbeispielen kritische Prozessschritte bezüglich der Produktanforderung analysiert und bewertet, Samples mit relevanten 3D-Strukturen für die Prozesstool- und Analysetoolhersteller geschaffen und die Neuerungen gemeinsam evaluiert und validiert.

Auf der Technologielinie des IZM-ASSID wurden die Ergebnisse aus dem Projekt in applikationsgetriebenen 3D-Demonstratoren für die Projektpartner NXP und Infineon angewendet. So stellt der NXP-Demonstrator eine Sicherheitsschaltung mit NFC-Interface (Near Field Communication) dar, in dem mittels 3D-Integration ein zusätzliches Sicherheits-Feature integriert und damit das Sicherheits-Level erhöht wurde.

Ein erweitertes Verständnis der Interaktion von Einzelprozessen und deren Auswirkungen auf die elektrische Leistungsfähigkeit konnte mit zahlreichen, teils neu entwickelten dedizierten 3D-Teststrukturen erreicht werden, die zum Teil in Interaktion mit den aktiven Komponenten des NXP-CMOS-Wafers agieren. In Kombination mit der Etablierung eines neuen Testablaufs konnten so für jedes 3D-Prozessmodul elektrische Daten gesammelt und Prozesseinflüsse auf das jeweilige Prozessmodul korreliert werden. Weiterhin wurde ein neues Konzept zur Integration von TSVs als Transistor-Gate in MOS-Transistoren initial erfolgreich getestet (vertikaler N- und P-MOS-Transistor).

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IZM-ASSID Testchip-Design TC4 – elektrische Ankontaktierung der Cu-Pads auf dem RDL durch direktes Wafer-zu-Wafer-Bonden.

Prozessentwicklung für das direkte Oxid-Oxid und Cu-Cu-Bonding (DBI)

Die Technologie »Hybrid Wafer-Bonding« wurde in einer Kooperation zwischen XPERI (Invensas) und dem IZM-ASSID für 300 mm-Wafer entwickelt. DBI ist eine Weiterführung der ZiBond-Technology der Firma Ziptronix, welche elektrische Verbindungen mit einem Pitch von wenigen Mikrometern und 1,5 Millionen Verbindungen pro cm² ermöglicht. ZiBond® ist eine homogene (z.B. Oxid zu Oxid) Niedrigtemperatur-Direktbonding-Technologie, die feste Verbindungen zwischen Wafern oder Chips mit gleichem oder auch unterschiedlichem thermischen Ausdehnungskoeffizienten (CTE) ermöglicht. Durchgeführt auf leading-edge Prozesstools mit hochentwickelten CMP-Materialien, erzielt der Prozess dem neuesten Stand der Technik entsprechende Planarisierungsergebnisse. Für die elektrischen Verbindungen mittels Bonding von 300 mm-Wafern wurde ein Testchip-Design des Fraunhofer IZM-ASSID verwendet: zwei halbe Chips mit jeweils zwei benachbarten Daisy-Chains und 6.656 Interconnects pro Chain. Es konnte eine Ausbeute von > 95 Prozent nachgewiesen werden. Zu den Vorteilen der DBI-Technologie zählen die Realisierung von Fine-pitch-3D-Interconnects im Bereich von < 10 µm bis 1 µm oder weniger, eine hohe Bandbreite zur potenziellen Erhöhung der I/O sowie eine höhere Leistung durch verbesserte elektrische und thermische Eigenschaften. Darüber hinaus kann eine bessere Ausbeute durch eine minimierte Wölbung während der Montage erzielt sowie eine Kostenreduktion aufgrund eines kürzeren und vereinfachten Herstellungsprozesses erreicht werden.

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REM-Aufnahme einer Interposerhälfte mit Gräben im Silizium, die nach dem Bonden beider Hälften einen Mikrokanal für die Flüssigkühlung bilden.

Interposer mit Micro-Fluidic-Cooling

Die Betriebstemperatur ist ein limitierender Faktor für die Rechenleistung von Prozessoren. Um dennoch eine zunehmende Rechenleistung zu ermöglichen, bedarf es einer effektiveren Kühlung und eines innovativen Energiemanagements. Im Rahmen des Projektes CarrICool arbeitete das IZM-ASSID an einer flüssigkeitsbasierten Kühlung durch die neuartige Integration von horizontalen und vertikalen Mikrofluidkanälen. Die Mikrokanäle sind wasserdicht in den elektrisch voll funktionalen Cu-TSV- Interposer-Stack integriert. So kann der Hochleistungsprozessor erstmalig auch von der Unterseite effektiv gekühlt werden. Zusammen mit einer auf der Oberseite des Prozessors integrierten mikrofluidischen Kälteplatte ermöglicht diese doppelseitige Kühlungskonfiguration die Abführung von 672 W Wärme von einer 4 cm² kleinen Prozessorfläche bei einer Kühlmittel-Temperaturerhöhung von nur 60 °C. Im Vergleich zu der Leistung einer Haushaltskochplatte entspricht dies auf der gleichen Fläche der 40-fachen Heizleistung.